信息學院后摩爾與集成系統中心在電子設計自動化領域產出多項研究成果

發布時間2024-04-30文章來源 信息科學與技術學院作者責任編輯劉玥

近日,上??萍即髮W信息科學與技術學院后摩爾與集成系統中心多篇成果被2024年ACM/IEEE設計自動化國際會議(ACM/IEEE Design and Automation Conference,DAC)接收錄用。DAC有超過60年的舉辦歷史,是(芯片)電子設計自動化領域的重要學術會議,在半導體與集成電路設計領域有著深遠影響。本屆DAC將在美國舊金山召開。


基于空間稀疏性的神經網絡體渲染算法的專用硬件加速器(ZeroTetris: A Spacial Feature Similarity-based Sparse MLP Engine for Neural Volume Rendering )

神經網絡體渲染(Neural Volume Rendering, NVR)是用于生成多視角高質量圖片的新范式,近年來發展迅速。但NVR所需的大量計算使其難以直接部署到現有的神經網絡加速器上。研究團隊設計了一種利用多層感知器矩陣中具有空間相似的稀疏性質來加速NVR算法的硬件——ZeroTetris。通過利用NVR算法中相鄰采樣點之間的稀疏性,ZeroTetris能夠有效地跳過激活層中與0相關的計算,從而提高計算效率并降低能耗。研究人員還對ZeroTetris進行了28nm工藝的邏輯綜合、布局和布線等后端流程。仿真實驗結果證明,與其他硬件加速器設計相比,ZeroTetris在面積利用率和能效方面表現卓越。

   

1 ZeroTeris加速器設計

 

上??萍即髮W信息學院2023級博士生萬浩川為論文第一作者,信息學院虞晶怡教授和婁鑫教授為共同通訊作者。研究合作者還包括信息學院2020級本科生馬霖杰、2023級博士生李安童、周平強教授。

 

基于設計規格感知與貝葉斯優化的SoC設計空間探索框架(Knowing The Spec to Explore The Design via Transformed Bayesian Optimization)

人工智能技術的蓬勃發展使得對硬件算力的需求爆炸式增長。片上系統(System-on-Chip,SoC)的設計空間探索(Design Space Exploration, DSE)旨在快速探索綜合性能指標優異的SoC微架構,從而加快設計周期,降低芯片設計成本。研究提出了一種基于貝葉斯優化的SoC設計空間探索框架:通過設計專用的高斯過程回歸模型與采集函數,并結合設計規格(Design Spec)中的信息加速探索符合設計規格要求的微架構基于開源RISC-V SoC與神經網絡加速器平臺Gemmini, 使用開源7納米工藝庫進行綜合與仿真,部署多種大語言模型以獲得微架構的各項評估指標。與其他方法相比,該框架可以更高效地探索設計空間,也更符合現實的芯片設計場景。

 

2 設計空間探索算法流程與部分實驗結果

 

信息學院2022級碩士研究生駱東邇與浙江大學研究員孫奇為共同第一作者,耿浩教授為通訊作者,上??萍即髮W為第一完成單位。合作者還包括信息學院2023級碩士研究生李炘恒、香港中文大學博士研究生白晨與余備教授。

 

一種基于模擬分叉算法的高性能隨機計算伊辛機實現(A High-Performance Stochastic Simulated Bifurcation Ising Machine)

組合優化問題是最優化問題中的一類,用于找到一組離散變量組合中的最優解,在諸多行業都有廣泛的應用,可用于解決任務調度、路線規劃、芯片布局等問題。伊辛機(Ising machines)在解決組合優化問題時具有較高性能(polynomial time),近期受到更多關注。相較基于物理模型的伊辛機實現(如量子計算機等),基于模擬計算模型的伊辛機具有計算精度更高、可求解問題規模更大等優勢。但其對計算資源需求較高。為了保持其求解性能并降低硬件開銷,研究人員設計了定制化的高性能隨機計算伊辛機求解系統,并在一個最大割問題上進行了驗證。實驗結果表明,所設計的隨機計算伊辛機在得到接近最優解的情況下,可兼顧計算性能與硬件開銷。相比目前已有的伊辛機實現,本研究設計支持稠密問題求解,潛在應用范圍更廣,且硬件開銷更小。

 

3 基于模擬分叉算法的隨機計算伊辛機架構模型

 

信息學院2021級碩士研究生張泓橋、2023級碩士研究生余正坤分列第二、第三作者,承擔了設計的軟硬件仿真,劉思廷教授為通訊作者。合作者還包括加拿大阿爾伯塔大學博士研究生張婷婷與韓杰教授。